重庆现货 XC7Z015-1CLG485I国内授权代理 参数
价格：680.00起
深圳市希罗斯科技有限公司作为全球可编程逻辑完整解决方案公司Xilinx的合作伙伴之一，长期致力于Xilinx在的销售与推广。一手的产品资源、稳定的供货渠道以及优于代理的价格，让我们迅速成为Xilinx分销商中的翘楚，同时也解决了广大客户的采购之忧。我司与广大科研院所、电子工厂保持着长期、友好、稳定的合作关系。“品质至上·信誉”是公司信奉的理念·以客户需求为导向的经营宗旨！与国内外客户携手合作,共谋发展！
优势产品系列：Artix-7/ Kintex-7/ Spartan-2/ Spartan-3/ Spartan-3A/ Spartan-3E/ Spartan-6/Kintex UltraScale/ Virtex UltraScale/ Virtex-2/ Virtex4/ Virtex-5/ Virtex-6/ Virtex-7/ ZYNQ Ultrascale/ Zynq-700/ 国防级XQ系列/ 开发板及套件
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XC6SLX100-3FGG676I，
Spartan®-6系列提供的系统集成功能，以低的总成本满足大批量应用的需求。拥有13个成员的系列提供了从3,840到147,443逻辑单元的扩展密度，其功耗仅为以前的Spartan系列的一半，并且具有更快，更全面的连接性。 Spartan-6系列以成熟的45 nm低功耗铜工艺技术为基础，可在成本，功率和性能之间实现佳平衡，并提供了新型，更的双寄存器6输入查找表（LUT）逻辑和丰富的内置系统级模块选择。其中包括18 Kb（2 x 9 Kb）块RAM，第二代DSP48A1 Slice，SDRAM存储器控制器，增强型混合模式时钟管理块，SelectIO技术，功耗优化的高速串行收发器模块，PCIExpress®兼容的端点模块，系统级别的电源管理模式，自动检测配置选项以及具有AES和设备DNA保护的增强的IP安全性。这些功能为定制ASIC产品提供了低成本的可编程替代方案，具有前所未有的易用性。 Spartan-6 FPGA为大批量逻辑设计，面向消费者的DSP设计以及对成本敏感的嵌入式应用提供了佳解决方案。 Spartan-6 FPGA是目标设计平台的可编程芯片基础，可提供集成的软件和硬件组件，使设计人员可以在开发周期开始时立即专注于创新。
Spartan®-3系列现场可编程门阵列专为满足大批量，成本敏感型消费电子应用的需求而设计。 系列提供的密度范围为50,000至5,000,000系统门。
Spartan-3系列通过增加逻辑资源，内部RAM的容量，I / O的总数，整体性能以及改善时钟来建立在较早的Spartan-IIE系列的成功基础上 管理功能。 Virtex®-II平台技术带来了许多增强。 这些Spartan-3 FPGA增强功能与的处理技术相结合，以每美元一美元的价格提供了更多功能和带宽，为可编程逻辑行业树立了新标准。
由于Spartan-3 FPGA的成本极低，因此非常适合广泛的消费电子应用，包括宽带接入，家庭网络，显示/投影和数字电视设备。
Xilinx的Virtex®-4系列将的硅模块模块（ASMBL）架构与多种灵活功能相结合，大大增强了可编程逻辑设计能力，使其成为ASIC技术的强大替代产品。 Virtex-4 FPGA包含三个平台系列（LX，FX和SX），提供了多种功能选择和组合，以解决所有复杂的应用程序。广泛的Virtex-4 FPGA硬IP核心模块包括PowerPC®处理器（具有新的APU接口），三模式以太网MAC，622 Mb / s至6.5 Gb / s串行收发器，DSP片，高速时钟管理电路和源同步接口模块。 Virtex-4 FPGA的基本构建基块是在流行的Virtex，Virtex-E，Virtex-II，Virtex-II Pro和Virtex-II Pro X产品系列中发现的功能的增强，因此上一代设计是向上兼容的。 Virtex-4器件采用300毫米（12英寸）晶圆技术，采用的90纳米铜工艺生产。
XC4VLX100-10FF1148I，
XC4VLX100-10FF1513I，
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XC4VLX25-10FFG668I，
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XQ17V16CK44M XQ17V16系列QML配置PROM提供了一种易于使用，具有成本效益的方法来存储大型Xilinx FPGA配置流。 XQ17V16是3.3V器件，存储容量为16 Mb，可以在串行或字节宽模式下运行。有关XQ17V16器件架构的简化框图，请参见图1。当FPGA处于主串行模式时，它将生成一个配置时钟来驱动PROM。在时钟上升沿之后的很短访问时间内，数据出现在连接到FPGA DIN引脚的PROM DATA输出引脚上。 FPGA生成适当数量的时钟脉冲以完成配置。一旦配置，它将禁用PROM。当FPGA处于从串行模式时，PROM和FPGA必须都由输入信号提供时钟。当FPGA处于主SelectMAP模式时，它将生成一个配置时钟来驱动PROM和FPGA。在CCLK上升沿之后，可在PROMs DATA（D0-D7）引脚上获得数据。数据将在CCLK的下一个上升沿移入FPGA。当FPGA处于从SelectMAP模式时，PROM和FPGA必须都由输入信号提供时钟。一个自激振荡器可以用来驱动CCLK。
